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1.用邏輯門和cmos電路實現(xiàn)ab+cd。
2.用一個二選一mux和一個inv實現(xiàn)異或。
3.給了reg的setup和hold時間，求中間組合邏輯的delay范圍。
4.如何解決亞穩(wěn)態(tài)。
5.用Verilog/VHDL寫一個fifo控制器。
6.用Verilog/VDDL檢測stream中的特定字符串
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